Silizium-MOSFETs sind weitestgehend ausgereift – ganz anders als solche aus Siliziumkarbid (SiC). Wenn wir verstehen, aus welchen Bestandteilen sich der Durchlasswiderstand eines SiC-MOSFETs zusammensetzt, lässt sich erkennen, wo noch Optimierungspotenzial besteht.

Bei der Bewertung von MOSFETs ist der RDS(on)  die bevorzugte »Währung«. Sinkt dieser Parameter, kann der Chip bei gegebenem Drain-Strom kleiner ausfallen, was die Ausbeute an Komponenten pro Wafer und letztlich die Gewinne erhöht. Im Laufe von mehr als 60 Jahren hat man bei Silizium-MOSFETs jedes Milliohm optimiert und so einen vollständig optimierten Stand der Technik erreicht. Aber bei SiC-MOSFETs bleiben knapp zehn Jahre nach der Markteinführung noch einige große Herausforderungen zu meistern, bevor das Gleiche für diese Technologie gelten kann.

Dieser Beitrag soll die verschiedenen Widerstandskomponenten eines SiC-MOSFETs aufschlüsseln und die Gründe erforschen, warum SiC-Bauelemente im Gegensatz zu Siliziumbauelementen ihr theoretisches Potenzial im Bereich von 650 bis 1200 V nicht annähernd ausschöpfen.

Bild 1 zeigt, aus welchen Komponenten sich der Durchlasswiderstand RDS(on) eines SiC-MOSFET zusammensetzt. Der einzige dieser Teilwiderstände, der mit der Sperrspannung skaliert, ist der des Driftbereichs (RDr). Tatsächlich ist es RDr, der gegen die Sperrspannung eines Bauelements aufgetragen wird, um die theoretische unipolare Grenze eines Bauelements zu ermitteln (Bild 2). Damit ein MOSFET auf der idealen Technologiekurve liegt, sollten alle anderen festen Widerstandsanteile deutlich kleiner sein als der des Driftbereichs. Dies ist bei den Silizium-MOSFETs oberhalb von etwa 100 V der Fall, weshalb diese Bauelemente an der unipolaren Grenze liegen.

Zu den größten fixen Widerstandsanteile, die von der Sperrspannung unabhängig sind, gehören der des hochdotierten Substrats (RSubs), des Kanals (RCh), durch den der Strom an der Grenzfläche des Oxids vorbeifließt, und der im JFET-Bereich (RJFET), in dem der Strom in einen engen Kanal zwischen den Gate- und Body-Bereichen des Bauelements gezwängt wird.

Idealerweise gibt es beim Entwurf eines Chips nur wenig Raum, in dem kein Strom fließt. Um die optimale Durchbruchspannung zu erreichen, müssen am Rand allerdings Abschlussbereiche vorgesehen werden, und für den Bauelementekontakt sind Anschluss-Pads erforderlich. Diese vergrößern die Grundfläche eines Chips und verzerren so den berechneten flächenspezifischen Einschaltwiderstand (Ω·cm2). Um die Widerstände der MOSFETs zu berechnen, werden diese inaktiven Flächen abgezogen, indem man den Gesamtwiderstand um den prozentualen Anteil der inaktiven Fläche verringert.

Schließlich fügt das Gehäuse jedem Bauelement einen kleinen zusätzlichen Widerstand hinzu, da einige dünne Bonddrähte erforderlich sind, um den Chip mit dem Gehäuse zu verbinden. Dies betrifft die meisten der hier analysierten SiC-Bauteile, aber der Grund dafür, dass die Siliziumbauteile in Bild 2 so gut abschneiden, liegt zum Teil darin, dass diese Daten von ungehäusten Chips ohne Widerstände durch das Gehäuse stammen.

Bei welcher Spannung bricht ein MOSFET mit 650 V Nennspannung durch? Die Antwort darauf mag überraschen. Der beste 650-V-MOSFET (Stand Ende 2021) mit dem niedrigsten spezifischen Durchlasswiderstand in Bild 1 versagt erst bei 1250 V, marktführende 1200-V-MOSFET desselben Herstellers erst bei 1550 V (Bild 3).

Auch wenn dies möglicherweise als Abschweifung vom Thema des Artikels, der Aufzählung der Widerstände von Bauelementen, erscheinen mag, ist diese Überdimensionierung bzw. das Derating von entscheidender Bedeutung. Der Kompromiss zwischen niedrigem Durchlasswiderstand und hoher Durchbruchspannung bedeutet, dass ein optimales Bauelement so auszulegen ist, dass die Durchbruchspannung nur geringfügig über der Nennspannung liegt. In einem Artikel von Wolfspeed [1] aus dem Jahr 2020 wird jedoch darauf hingewiesen: »IGBTs sind typischerweise für 1,2 kV ausgelegt, wobei die Durchbruchspannung nahe bei 1,25 kV liegt. Die SiC-MOSFETs von Wolfspeed sind zwar für 1,2 kV ausgelegt, haben aber typischerweise Durchbruchsspannungen, die mehrere hundert Volt höher sind.«

PGC Consultancy hat die neuesten Generationen von SiC-Bauelementen aller großen Hersteller unabhängig getestet. Diese Überdimensionierung des Driftbereichs ist bei allen anzutreffen, und dies sind nicht die größten Durchbruchspannungen, die die Analysten gemessen haben. Demzufolge haben diese Bauelemente einen viel höheren Widerstand im Driftbereich als erforderlich (RDr ∝ UBr2,28), da der bestmögliche Widerstand im Driftbereich für 1250 V mehr als viermal so hoch ist wie der für 650 V und der Widerstand bei 1550 V mindestens 1,5-mal so hoch wie bei 1200 V.

Warum dann ein Design für eine so hohe Spannung? Schließlich werden Siliziumbauteile nicht in diesem Maße eingeschränkt, und da SiC-Material so teuer ist, lohnt sich ein möglichst niedriger Widerstand umso mehr.

Hauptgrund hierfür scheint die Zuverlässigkeit des Gate-Oxids zu sein. Die größte Stärke von SiC darin besteht, dass es hohen elektrischen Feldstärken standhält. Allerdings ist genau dies das Problem, denn die maximale Feldstärke tritt an der Grenzfläche zwischen Halbleiter und Gate-Oxid auf. Der Leckstrom des Gate-Oxids und seine Zuverlässigkeit verhalten sich proportional zur elektrischen Feldstärke, und das Gauß'sche Gesetz besagt, dass das elektrische Feld im Oxid 2,6-mal größer ist als an der SiC-Oberfläche.

Würde ein 650-V-Bauelement tatsächlich bei 700 V versagen, dann würde unterhalb des Gates ein so hohes elektrisches Feld auftreten, dass ein hoher Prozentsatz der Bauelemente während der Burn-in-Qualifizierung versagen würde. Durch die Überdimensionierung des Driftbereichs, der einer höheren Spannung standhält, erfährt der MOSFET ein Derating. Die Durchbruchspannung von 1250 V beim MOSFET der 650-V-Klasse bedeutet, dass der Baustein beim Einsatz im Antriebsstrang eines 400-V-Elektrofahrzeugs nur ein Drittel der maximal möglichen Feldstärke erreicht, um eine hohe Gate-Zuverlässigkeit sicherzustellen.

In Bild 4 sind die Widerstandsanteile der in Bild 2 gezeigten marktführenden SiC-MOSFETs aufgeschlüsselt. Der klare Unterschied zwischen den beiden Bauelementen ist der bereits erwähnte Anteil des Driftbereich, in dem sich der exponentielle Zusammenhang zwischen Widerstand und Durchbruchspannung zeigt. Während der inaktive Bereich am Rand des Chips schwächer als linear mit der Spannung skaliert, sind alle anderen Widerstände unabhängig von der Spannung.

Der Kanalwiderstand ist der größte feste Anteil. Sowohl bei Silizium als auch bei Siliziumkarbid entsteht bei der Oxidation Siliziumdioxid (SiO2), der in einem MOS-Transistor als Isolator fungiert. Bei Silizium funktioniert der Prozess nahezu störungsfrei, es entsteht ein annähernd perfektes Oxid mit einer glatten Grenzfläche zwischen den beiden Schichten. Dies bedeutet, dass die Elektronen beim Durchgang unter dieser Grenzfläche kaum behindert werden. Die resultierende Kanalbeweglichkeit (µCh; RCh ∝ 1/µCh) von Silizium beträgt 200 cm2/V·s. Im Gegensatz dazu wird bei der Oxidation von Siliziumkarbid ein Teil des Kohlenstoffs an der SiO2/SiC-Grenzfläche eingeschlossen, wodurch die Elektronen beim Durchlaufen dieser Grenzfläche behindert und gestreut werden. Infolgedessen liegt die Kanalmobilität von SiC nur bei etwa 20 cm2/V·s bis 30 cm2/V·s. Somit liegt der längenspezifische Kanalwiderstand bei Siliziumkarbid zehnmal höher als bei Silizium.

Der Widerstand des Substrats ergibt sich aus dem N+-Ausgangssubstrat von SiC, das einen relativ hohen elektrischen Widerstand aufweist. Wolfspeed etwa gibt ihn mit 15 mΩ·cm bis 28 mΩ·cm an [2]. Dies ist auf die »partielle Ionisierung« der Stickstoffdotierung bei Raumtemperatur zurückzuführen, denn nur ein Bruchteil der Stickstoffdotierungen im Substrat ist tatsächlich elektrisch aktiv. Dieses Problem ist schwierig zu lösen, weshalb alle Chiphersteller untersuchen, wie weit sie die SiC-Substrate, deren Dicke 350 µm nach der Prozessierung ist, herunterdünnen können. Dies variiert je nach Hersteller derzeit zwischen 100 µm und 180 µm. Auch hier ist zu beachten, dass der spezifische Widerstand von Siliziumsubstraten etwa 1 mΩ·cm beträgt und damit mindestens 15-mal niedriger ist als der von Siliziumkarbid.

Ferner ergibt sich ein kleiner Widerstandsanteil für den JFET-Bereich. Dieser Parameter lässt sich bei planaren Designs durch den Einsatz einer »Ladungsspeicherschicht«, eines höher dotierten Bereichs unter dem Gate, minimieren. Bei Trench-Designs fällt dieser Beitrag ganz weg.

Kehren wir nochmal zum unipolaren Grenzwertdiagramm von SiC zurück, um die tatsächlichen Grenzwerte zu visualisieren. Bild 5 enthält dieselbe theoretische unipolare SiC-Grenze wie Bild 1 und dieselben SiC-MOSFETs als blaue Punkte. Zusätzlich enthält es aber als weiße Punkte die neu bewerteten marktführenden MOSFETs, bei denen ein geschätzter Gehäusewiderstand abgezogen und nur die aktive Fläche des Chips berücksichtigt wurde.

Außerdem enthält Bild 5 die Schätzungen von PGC Consultancy für die Kanal- und Substratwiderstände von Siliziumkarbid (SiC). Diese sind als horizontale gestrichelte Linien dargestellt, da sie von der Spannung unabhängig sind. Die gestrichelte Line »Derated SiC Unipolar Limit« repräsentiert den Effekt, dass ein MOSFET auf etwa 50 Prozent seiner potenziellen Nennspannung gedrosselt wird, um die Zuverlässigkeit des Gate-Oxids zu gewährleisten. Bei der strichpunktierten Linie schließlich handelt es sich um die Addition der festen Einzelwiderstände und dem des gedrosselten Driftbereichs. Daraus ergibt sich eine Technologielinie, die den Stand der Technik der SiC-Bauelemente für das Jahr 2021 gut wiedergibt.

Aus diesem Diagramm auch geht hervor, dass sich SiC-MOSFETs mit niedrigeren Nennspannungen immer weniger rentieren. Ein 300-V- oder gar ein 100-V-SiC-MOSFET wäre kaum besser als ein Siliziumbauelement – bei deutlich höheren Bauteilkosten. Dies wurde bereit in [3] angesprochen. Umgekehrt zeigt sich, dass SiC-Bauelemente bei höheren Spannungen, also bei 3,3 kV oder mehr, näher an ihre theoretischen Grenzen heranrücken.

Gleichzeitig zeigt das Diagramm einen konkreten Weg für Verbesserungen auf, um den Durchlasswiderstand von SiC-Bauelementen weiter zu senken und so von den wirtschaftlichen Vorteilen eines kleineren Chips zu profitieren. Das Gate-Oxid in den Griff zu bekommen, hat für alle SiC-Hersteller oberste Priorität, denn dies ist ein Weg, sowohl den Kanalwiderstand als auch das Derating zu verringern. Gleichzeitig helfen dünnere Substrate mit geringerem Widerstand, die Verluste weiter zu reduzieren.

[1] Design Considerations for Silicon Carbide Power, Wolfspeed, 6.10.2020 (aufgerufen am 20.09.2022)

[2] n-Type SiC Substrates, Wolfspeed (aufgerufen am 20.09.2022)

[3] P. Gammon, Bei SiC ist noch viel Luft nach oben, Elektroniknet (aufgerufen am 20.09.2022)

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